數據說話：全球最高工藝EUV 5nm--臺積電碾壓三星！
2019-05-06 13:02:29 EETOP我們將首先回顧一下兩家的7nm比較。（可參考：7nm-臺積電 VS 三星）
7nm
圖1 比較了三星的7LPP工藝與臺積電的7FF和7FFP工藝。
圖1. 7nm比較
Contacted Poly Pitch (CPP) (接觸間距）
臺積電和三星都為57納米。
Metal 2 pitch (M2P)
三星是36nm，TSMC是40nm。
Tracks
三星最小單元Tracks高度為6.75，TSMC為6.0。
DDB / SDB
雙擴散斷路（DDB）或單擴散斷路（SDB）。DDB在標準單元邊緣需要額外的CPP寬度。TSMC光學工藝(7FF)是雙擴散斷路(DDB)，而EUV工藝(7FFP)采用單擴散斷路(SDB)。三星7nm EUV工藝采用的是DDB。
Transistor density（晶體管密度）
TSMC 7FF的最小單元邏輯密度為96.5 略好于三星 EUV 7LPP。而臺積電EUV 7FFP則達到了113.9，比三星的EUV 7nm 7LP高出不少。
從圖1來看，有趣的是，三星的7LPP工藝盡管使用了EUV和更小的M2P，但晶體管密度相比臺積電的任何一個工藝都要低一些。此外臺積電具有更小的軌道高度，對于沒有EUV的臺積電7FF，加入EUV后的7FFP可以減少掩模數，并增加SDB，使密度提高18%。
接下來看一下5nm的數據比較。
5nm
三星和臺積電已經開始接受5nm的訂單，今年的風險試產和明年的批量生產。我們預計兩家公司將在5納米采用更多的EUV層，三星為12層，臺積電為14層。
三星表示他們的5nm工藝密度比7nm提高了25％，性能提升10％或功耗降低20％。據我們所知，三星的7LPP和5LPE之間的差異是6軌單元高度和SDB。這導致密度提高1.33倍。
這與臺積電宣布密度提高1.8倍，性能提升15％或功耗降低30％形成鮮明對比。我們最近看到另一位分析師聲稱三星和臺積電將在5納米具有相似的密度，考慮到這兩家公司具有類似的7納米密度并且臺積電宣布比三星更大的密度改進，我們相信臺積電在5nm處將比三星具有顯著的密度優勢。
圖2總結了使用與圖1基本相同的比較指標。
圖2. 5nm比較
從圖2中可以看出，我們預計臺積電的密度是三星的1.37倍，晶圓成本更低！
該表中另一個有趣的條目是TSMC達到30nm的M2P。據說臺積電的目標是降低至28nm。臺積電曾一度表示5nm的密度將提高1.9倍。
結論
我們相信，臺積電的5nm制程在所有關鍵指標上都將顯著優于三星的5nm制程，并將在明年投產時成為全球密度最高的邏輯制程。
