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3D IC測試的現在和未來

2017-02-14 22:07:35 n

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作者：Martin Keim，Mentor Graphics工程經理

用于測試3D IC的解決方案目前已面世，而且會越來越成熟。在2015年的國際測試與失效分析研討會(ISTFA)上，筆者發表了題為《三維數位測試有何新進展？》(What is New in 3D, Digital Testing?)的演講，本文將總結此次演講的要點。筆者在演講中探討了測試標準和測試挑戰，其中包括良品裸晶(known-good-die；KGD)和測試堆疊晶片。

3D IC測試的兩個主要目標是提高預封裝測試品質，以及在堆疊晶片之間建立新的測試。當然，對于二維(2D)晶片(KGD)的高品質測試是測試三維(3D)堆疊的基本前提條件。業界如今已能有效掌握與理解這些問題，而且也存在良好的解決方案。有幾種解決方案可分別用于測試堆疊在邏輯模組上的記憶體和堆疊在記憶體上的記憶體。然而，邏輯模組與邏輯模組(logic-on-logic)堆疊的3D測試仍然處于起步階段。

為了滿足一系列的3D測試需求，業界一直在積極努力完成或更新多種現有的測試標準，包括：

IEEE 1149.1 (JTAG)，廣為人知的測試存取標準
IEEE 1687 (IJTAG)，較新的IP存取方法
IEEE P1838，針對多個晶片之間的3D互通性以及與其他標準連接而提出的標準
JEDEC標準，如Wide I/O記憶體測試的JESD226

3D對晶片級測試品質意味著什麼？

在進行3D測試之前，晶圓首先要經歷晶圓測試；有些晶片可通過測試，另一些則否。通過測試的裸晶繼續進行封裝，然后進行封裝測試，在這些環節還會發現更多(在上次測試時未發現的)不合格件(如圖1)。

20170214 3DIC TA31P1

圖1：傳統晶圓和封裝測試的比較

就測試方案本身來說很尋常。然而，一旦開始將多個裸晶封裝在一起，那些先前從晶圓級測試中「逃脫」的少量裸晶會讓你丟棄更多的封裝元件(圖2)。

圖2：3D堆疊IC的晶圓與封裝測試比較

這就會帶來很大的問題。筆者做了一些計算：如果裸晶缺陷覆蓋率是95%，則10層晶片堆疊的最終封裝良率將會是60%。顯然地，如果5%的逃脫率導致40%的最終產品被丟棄，這并不是我們希望看到的。這裡的關鍵是3D封裝需要非常高品質的晶圓級測試，以便只有「良品裸晶」被封裝在一起。

除了滿足高品質的良品裸晶要求之外，3D測試還需要已知合格的中介層、部份堆疊測試、硅穿孔 (TSV)和封裝測試。單獨使用傳統「自動測試模式產生」(ATPG)的途徑已成為過去。嵌入式測試壓縮和邏輯內建自測試(BIST)的組合提供最好的性價比(圖3)。

圖3：嵌入式測試壓縮和邏輯內建自測試組合的優點

邏輯內建自測試元件使系統自我測試成為可能，這對于汽車或醫療應用的IC尤為重要。添加單元內(cell-internal)和非傳統失效模型(fault models)則能夠使設計中數位邏輯元件的測試品質達到可接受的程度。當然，你還需要測試嵌入式IP、I/O以及TSV。為了存取和測試嵌入式IP，IEEE 1687 IJTAG 提供了用于整合異質IP的IP和測試模式重用(pattern reuse)方法。甚至有工具已經可以自動化許多設計和測試任務來支援IJTAG方法。

對于I/O和TSV，因為無法保證與ATE的電氣接觸，測試必須在「非接觸」形式下進行。這是一個有待研究的領域；其中一種有趣的做法是使用邊界掃描途徑，為部份封裝的元件進行晶圓級測試，以及封裝內晶片之間的互連測試。

如何測試堆疊晶片?

測試3D IC意味著透過單點存取堆疊中的每個裸晶。專用的TSV被用于傳輸晶片之間的測試訊號，而每個裸晶上都具有用于控制測試資料在堆疊內上下傳輸的硬體結構。為了實現這一點，我們需要一個標準架構支援來自多個供應商的異質晶片。正在制定的IEEE P1838標準正是為此而設。需要指出的是，1838相容的晶片在設計上并不是「隨插即用」型，因為該標準只針對可測試設計(DFT)架構，而非封裝、機械和電氣互連屬性。

測試外部DRAM或堆疊記憶體

目前，3D和2.5D封裝常用于邏輯晶片上或邏輯晶片旁中介層上堆疊外部記憶體。記憶體通常是遵循標準協定的DRAM(但現在其它記憶體類型似乎也逐漸得到支持)。我們開發了一個測試介面，藉由通過其JEDEC標準功能接腳來存取外部Wide I/O DRAM。3D IC記憶體內建自測試包含了實體介面邏輯(PHY)，并且位于邏輯晶片內，緊連著記憶體控制器，正好位于PHY及其關聯的外部記憶體(圖4)之前。

圖4：測試外部記憶體

在封裝中使用外部記憶體的優勢在于：可以出于成本或品質的考量更換來自不同供應商的記憶體(也稱為「第二來源」)。如果第二來源晶片遵循相同的標準，例如Wide I/O，那麼它在3D封裝中也應該運行良好。記憶體腳位和操作必須在不同供應商之間保持不變。當然，記憶體單元的內部實體佈局可以有所變化。在這種情況下，即使實體佈局未知，您依然可以在記憶體內建自測試期間使用偽亂數資料(pseudo-random data)演算法來檢測記憶體的鄰近模式敏感故障(NPSF)。您可以將新的演算法載入軟可編程記憶體內建自測試控制器中，以備進行更具針對性測試的需求，而無需修改設計。

總而言之，在充份瞭解3D測試所面臨的挑戰后，更能掌握大多數3D IC測試所需的現成解決方案。重點在于：3D IC測試的基礎是極高品質的晶圓級測試。我們仍然需要邏輯模組到邏輯模組的測試解決方案，其主要挑戰是在使用各自的工作頻率下，如何同步裸晶之間的測試。IEEE P1838 標準完成后，將大幅解決這一問題。在3D或2.5D中測試記憶體，就像測試外部DRAM或Wide I/O記憶體一樣。