Xilinx推出前向糾錯IP核的延伸系列
2012-06-20 20:47:33 本站原創賽靈思設計的 FEC IP 核采用常見接口，可加速產品開發，盡可能縮短系統級集成時間，最大化設計重復利用率，同時縮短產品上市時間。超小型高性能 FEC 核包括針對 2.5G、10G、40G、100G 應用的 GFEC IP 核、傳統 10G eFEC 以及針對 100G 應用的賽靈思擴展 FEC (xFEC) IP核，這些產品專門針對賽靈思 FPGA 進行了優化，相對于非賽靈思 IP 核而言可減少芯片占用面積，使其成為目前最小型的 FEC 核。賽靈思還在努力為前沿應用推出 400G GFEC，預計將于 2013 年第二季度開始供貨。結合部分重配置技術，這些針對賽靈思 FPGA 優化的 IP 核使客戶能夠在多種接口上運用多種 FEC 標準，同時還能節約產品成本，降低功耗，最大限度地提高網絡互操作性。
賽靈思公司有線通信高級總監Nick Possley 指出：“隨著帶寬需求的增加和錯誤延遲容限的下降，系統設計人員正在尋求新的辦法來擴展可用帶寬，提升傳輸質量。為了解決上述難題，賽靈思推出了FEC IP 核的延伸系列xFEC，可滿足 2.5G、10G、40G、100G 和 400G 應用需求，進一步鞏固我們在 OTN 市場的領先地位。7 系列 FPGA 產品的功耗和性能優勢與 FEC 產品相結合，能夠幫助 OTN 應用領域的客戶提高數據速率，增加帶寬，并降低系統成本。”
FEC 技術的使用能夠實現發送冗余信號的信號源（發射器）和識別無明顯錯誤的數據的信號終點（接收器）之間的錯誤控制。FEC可 用于所有 OTN系統，其編碼增益可幫助用戶糾正在距離增加、信噪比下降情況下可能發生的錯誤，同時保證遠端接收器的錯誤率不變，從而延長可發送信號的距離。
不同的 FEC 方案提供不同的編碼增益。編碼增益越高，光學信號傳輸的距離就越長。舉例來說，賽靈思 100G 擴展 FEC (xFEC) 提供了業界領先的OH為6.7%的 9.4dB NECG，且 OH 為 6.7%，能延長 100G 傳輸距離，同時降低 100G 傳輸功耗。
FEC 的編碼增益可用于執行多種功能，包括提升最大連接距離和/或連接數量，從而擴大系統覆蓋范圍。它同時也有利于增加系統中密集波分布 (DWDM) 通道的數量（通道數通常受到所用放大器輸出功率的限制）。編碼增益還能降低單位通道功耗，增加通道數量，降低對給定鏈路上各組件參數的要求（如發射功率、眼圖波罩、消光比、噪聲洗漱、濾波器隔離等），節省組件成本。
供貨情況和預訂信息
賽靈思 OTU1、2、3 和 4（2.5G、10G、40G 和 100G）GFEC IP 核符合ITU G.709 標準，現可立即供貨。100G 高增益 xFEC 將于 2012 年 12 月開始供貨。賽靈思還將根據客戶需求新增其它 EFEC 標準產品。
賽靈思 FEC IP 核成本極具競爭力，只需單一項目許可證，無需重復繳納專利費。要想獲得仿真和硬件的所有核心功能，應購買FEC IP 核許可證。
