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Xilinx為推進可編程勢在必行之必然趨勢， 正對系統(tǒng)工程師在全球發(fā)布賽靈思新一代可編程FPGA平臺。和前代產(chǎn)品相比， 全新的平臺功耗降低一半，而性能提高兩倍。通過選擇一個高性能低功耗的工藝技術，一個覆蓋所有產(chǎn)品系列的、統(tǒng)一的、可擴展的架構，以及創(chuàng)新的工具，賽靈思 將最大限度地發(fā)揮 28 納米技術的價值， 為客戶提供具備 ASIC 級功能的 FPGA，以滿足其成本和功耗預算的需求。同時還能通過簡單的設計移植和 IP 再利用，大幅提升設計人員的生產(chǎn)力。

目前，過高的 ASIC 設計和制造成本、快速演化的相關標準、縮減物料清單以及對軟硬件可編程性的需求，與當前經(jīng)濟不景氣且員工數(shù)量減少的狀況相互交織，令當前的現(xiàn)實環(huán)境雪上加 霜，迫使電子產(chǎn)品設計人員必須逐步把 FPGA 用作 ASIC 和 ASSP 的替代方案。賽靈思將上述各種趨勢的互相交織，視為可編程技術勢在必行的重要驅(qū)動因素。

同時，功耗管理及其對系統(tǒng)成本和性能的影響也是當前電子系統(tǒng)設計人員和制造商所首要關注的問題。隨著競爭日益激烈，盡力 降低功耗、加強對熱耗散的有效管理、并同時在由價格和性能驅(qū)動的功能方面保持領先等更加不可或缺。

與標準的高性能工藝技術相比，高性能低功耗工藝技術使得 FPGA 的靜態(tài)功耗降低了 50%，較低的靜態(tài)功耗可讓賽靈思向客戶交付業(yè)界功耗最低的 FPGA，且比前代器件的總功耗減少 50%。同時，新一代開發(fā)工具通過創(chuàng)新時鐘管理技術可將動態(tài)功耗降低 20%，而對賽靈思業(yè)界領先的部分重配置技術的增強，將幫助設計人員進一步降低33%的功耗和系統(tǒng)成本。

為解決互聯(lián)層面上的系統(tǒng)性能瓶頸問題，賽靈思將提供業(yè)界最高性能的接口，充分滿足客戶對高帶寬芯片間、板間和設備間互聯(lián) 的需求。由于客戶日益將 FPGA 用作其系統(tǒng)的主要（乃至核心）器件，因而互聯(lián)接口就變得尤為重要，同時其也決定著在 ASIC 和 ASSP 方案不適用時，新一代FPGA 將如何幫助客戶構建系統(tǒng)。

加速平臺發(fā)展，推動可編程技術勢在必行之發(fā)展趨勢

隨著 ASIC 和 ASSP變得只適用于那些最大批量規(guī)模的應用，賽靈思積極致力于的降低總功耗的努力，在全面發(fā)掘 FPGA 的可用潛力以幫助系統(tǒng)支持多種應用方面就越發(fā)重要。例如，便攜式醫(yī)療設備需要降低價格、縮減尺寸、降低靜態(tài)功耗以支持電池供電操作，同時還要減少熱耗散以 便滿足航空航天和國防領域在高性能計算、電子戰(zhàn)和雷達系統(tǒng)方面較高的性能需求。而太空與國防領域的應用則需要借助降低散熱來提升性能，讓電子作戰(zhàn)與雷達系 統(tǒng)具備更高性能的運算能力。

全新硅器件和開發(fā)工具將構成賽靈思和第三方合作伙伴共同推出的新一代目標設計平臺的基礎平臺，并將提供只有借助賽靈思的 工藝技術、架構和工具創(chuàng)新才能實現(xiàn)的“超高端 FPGA”。

超高端 FPGA 集成了較高的串行 I/O 帶寬，邏輯密度比目前高端 FPGA 的邏輯密度高一倍多，而且采用高帶寬接口支持新一代存儲技術。這樣，電信系統(tǒng)開發(fā)人員就能用它來替代單個大型 ASIC 或 ASSP 芯片組，滿足以下應用的需求：

電信系統(tǒng)的高端 Tb 級交換結(jié)構：超高端 FPGA 可通過集成全球最高帶寬的串行 I/O 來支持 1Tbps 全雙工交換機的單芯片實施方案，其邏輯密度比目前的 FPGA 翻了一番，而且高帶寬接口可支持新一代存儲技術以最終取代單個大型 ASIC 或ASSP 芯片組。

400G 光傳輸網(wǎng)絡 (OTN) 線路卡：單部超高端 FPGA 所執(zhí)行的帶寬足以支持多個 40G 或 100G 單芯片實施方案以替代線路卡上的多個 ASSP。

供貨情況

建立在臺灣半導體制造有限公司 (TSMC)三星(Samsung)代工高性能低功耗高介電層/金屬閘 (high-k metal gate)28納米工藝技術之上的技術的初始器件將于 2010 年第四季度上市，并將于同年 6 月提供 ISE 設計套件初期工具支持。