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ISE10.1突破性提升設計生產力、性能和功耗

2008-03-25 20:48:27 本站原創

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一個統一的整體客戶解決方案為FPGA邏輯、嵌入式和DSP設計人員提供
快達兩倍的運行速度和快38%的性能

2008 年 3 月 25 日， 中國北京 ——全球可編程解決方案領導廠商賽靈思公司（ Xilinx, Inc. (NASDAQ:XLNX) 今天宣布推出其 ISE® Design Suite10.1 版。這一統一的整體解決方案為 FPGA 邏輯、嵌入式和 DSP 設計人員提供了賽靈思的整個設計工具產品線，其中的設計工具具有完全的互操作能力。 ISE Design Suite 10.1 版以平均運行速度快兩倍的特性極大地加快了設計實施速度。因此設計人員可以在一天時間里完成多次反復設計。今天的發布另外一個重要意義就是新版本采用了 SmartXplorer 技術 , 這一技術專門為解決設計人員所面臨的時序收斂和生產力這兩大艱巨挑戰而開發。 SmartXplorer 技術支持在多臺 Linux 主機上進行分布式處理，可在一天時間里完成更多次實施過程。通過利用分布式處理和多種實施策略，性能可以提升多達 38% 。 SmartXplorer 技術同時還為用戶利用獨立的時序報告監控每個運行實例提供相應的工具，。

“ ISE Design Suite 10.1 對我們的設計團隊來說非常重要，運行時間改善了多達 80% 。更快的運行速度巨大地施速度，節約了開發時間，因而也加快了我們的產品上市速度。”富士公司光學系統部高級工程師 Yasuhiro Ooba 說。富士公司光學系統部是為全球市場提供信息技術和通信解決方案的領先供應商。

“ SmartXplorer 為我們的 FPGA 設計流程提供了強大的助力。沒有 SmartXplorer 技術的時候，我們必須手工登錄到多臺服務器并管理每個 PAR 任務。”數據中心 I/O 可視化領域的技術領導廠商 Xsigo Systems 公司的邏輯設計人員 Honda Yang 說，“我為所看到的不同策略實現的結果而驚訝“利用 SmartXplorer ，我們在性能上加快了 20% 。 ”

PlanAhead Lite 和基于策略的實施方法實現終極生產力

ISE® Foundation™ 中 PlanAhead Lite 工具的應用，為用戶提供了屢獲殊榮的 PlanAhead 設計和分析工具所擁有的強大布局規劃和分析功能的一個子集。免費提供的 PlanAhead Lite 采用了革命性的 PinAhead 技術。這一直觀的解決方案旨在簡化管理目標 FPGA 和 PCB 之間接口的復雜性。 PinAhead 技術支持在設計較早階段智能實現引腳定義，從而避免了通常在設計后期發生的與引腳布局相關的修改。這種修改過去通常必須通過交互式引腳布局才能完成設計規模檢查。在 PinAhead 工具中，引腳分配完成后，還可以使用逗號分割值（ CSV ）文件或通過 VHDL 或 Verilog 頭文件輸出 I/O 端口信息。

ISE Design Suite10.1 的推出還進一步簡化了確定最優實現設置的過程。現在設計人員還可規定和設置自己獨特的設計目標，可以是性能最大、優化器件利用、降低動態功耗、或者是實施時間最短。利用這一資源面積優化策略，邏輯資源利用情況平均可節約 10% 。

廣泛聯合提供更好的驗證能力

ISE Design Suite 10.1 還同時受益于賽靈思公司與業界領先的 EDA 供應商之一 Mentor Graphics 公司的聯合協作。通過使用 IEEE IP 加密模型， ISE Design Suite 10.1 的運行速度最快可達原來的兩倍。新的性能優化 BRAM, DSP 和 FIFO 仿真模型進一步將 RTL 仿真運行時間縮短了一倍。

第二代 XPower 提供更強的功率分析和優化功能

業界研究表明，滿足功率預算是 FPGA 設計人員面臨的一項越來越大的挑戰，特別是工藝幾何尺寸的不斷縮小進一步加劇了這一問題。 ISE Design Suite 10.1 為用戶提供了在設計過程中盡早分析功率要求的功能，同時還可以在設計過程中優化動態功率。

第二代 XPower 功率分析工具提供了改善的用戶接口，按照模塊、結構層次、電源軌和使用的資源分析功率更為容易，因此進一步增強了功率估算功能。信息可以文本和 HTML 報告格式給出。與其它邏輯供應商提供的靜態估算網頁相比，這是一項巨大進步，同時在提供準確的功耗信息方面是一個飛躍。

ISE Design Suite 10.1 提供了便捷全面的功率優化功能。利用集成的 “ 功率優化設計目標 ” 功能，用戶可以簡單地一步完成功率優化流程。通過映射和布局布線算法的改進，對于采用 65nm Virtex®-5 器件和 Spartan™-3 Generation FPGA 的設計動態功率平均可降低 10% 和 12% 。

嵌入式設計和 DSP 設計工具集成

為幫助用戶更快速地實現優化嵌入式和 DSP 設計， ISE Design Suite 10.1 還對賽靈思嵌入式和 DSP 工具進行了進一步的易用性改進。例如統一的互操作性保證了用戶可以在 ISE Design Suite 10.1 容易地增添 System Generator 模塊。 EDK 和 System Generator for DSP 技術之間不同工具的集成得到進一步增強，從而能夠為同時涉及嵌入式和信號處理的更復雜 FPGA SoC 設計提供支持。