Cadence和格羅方德合作改進20及14納米節點DFM簽收
2013-05-13 20:15:51 本站原創益華電腦(Cadence Design Systems)宣布，晶圓代工業者格羅方德半導體(GLOBALFOUNDRIES)與該公司合作，為20nm與14nm制程提供樣式分析資料。GLOBALFOUNDRIES運用Cadence樣式分類(Pattern Classification)與樣式比對(Pattern Matching)解決方案，因為他們能夠使可制造性設計(DFM)加速達4倍，而這正是提升客戶晶片良率與生產力的關鍵所在。
「我們整合了Cadence分類技術，依據包括不精確樣式(inexact pattern)等樣式類似性，按照樣式種類來分類良率負面因子，使稱為DRC+的樣式比對式微影signoff流程效率臻于極致。」GLOBALFOUNDRIES DFM部門的Fellow兼資深協理Luigi Capodieci表示：「創新DRC+ signoff流程運用在好幾項32與28奈米量產IC設計上一直都很成功，我們甚至還運用到當今最先進的制程幾何(geometries)中。」
Cadence樣式分類技術讓GLOBALFOUNDRIES能夠分類成千上萬良率負面因子、制程熱點與晶片故障，納入方便實用的樣式庫中。Cadence樣式搜尋與比對分析(Pattern Search and Matching Analysis)嵌入在Cadence Litho Physical Analyzer、實體驗證系統(Physical Verification System)與一致化的 Virtuoso 客制/類比以及 Encounter 數位設計實現系統(Digital Implementation System)解決方案中，能為 GLOBALFOUNDRIES 客戶提供彈性，駕馭Encounter與Virtuoso中的設計中signoff樣式比對與自動修正功能，使全晶片signoff流程的整合達到100%，而且已經成功地運用在先進制程量產晶片上了。
對于運用Cadence設計工具的GLOBALFOUNDRIES客戶而言，通過晶片驗證的DFM流程不僅方便好用，更與Cadence的客制、數位與全晶片signoff流程密切整合。將樣式比對式DRC+整合到Virtuoso Layout Suite中，實現了威力強大的自動建構校正(correct-by-construction)方法，也實現了先進的不良樣式規避與自動修正功能。Encounter數位設計實現系統(Digital Implementation System)始終如一地正確且快速地找出并修正所有DRC+違反，不會導致額外的DRC或DRC+違反，而且在好幾項28奈米設計中的運用也一直都很成功。
「DFM在晶片開發與制造之間扮演越來越重要的連結角色，而且在晶片良率與可預測性方面擔負重要的角色。」Cadence晶片實現事業群資深副總裁徐季平表示：「Cadence樣式分類技術幫助GLOBALFOUNDRIES客戶制定和達成高水準的良率目標，確保能夠享受到復雜設計的最高投資報酬。我們非常感激GLOBALFOUNDRIES承諾，將本公司技術運用于20與14奈米和以下的制程。」
EETOP 官方微信
創芯大講堂 在線教育
半導體創芯網 快訊
相關文章
